:: High-Level Design for Digital Systems ::: การทดลองที่ 1 ออกแบบวงจรดิจิทัลสร้างสัญญาณ PWM ควบคุมการทำงานของ RGB LED โดยใช้ภาษา VHDL

การทดลองที่ 1
ออกแบบวงจรดิจิทัลสร้างสัญญาณ PWM ควบคุมการทำงานของ RGB LED โดยใช้ภาษา VHDL

รายการอุปกรณ์

1. บอร์ด Altera FPGA (WARRIOR CYCLONE3 DEV) ชิปหมายเลข EP3C10E144C8 1 บอร์ด

2. สายดาวน์โหลด ByteBlaster II Cable หรือ สายดาวน์โหลดUSB Blaster Cable 1 ชุด

3. เครื่องคอมพิวเตอร์ 1 ชุด

4. ออสซิลโลสโคป 1 เครื่อง

5. สายวัด Logic Analyzer 1 เส้น

วิธีการทดลอง

ออกแบบวงจรดิจิลัทโดยใช้ภาษา VHDL สำหรับนำไปสร้างเป็นวงจรในชิป FPGA โดยวงจรดิจิทัลมี I/O ดังนี้

- CLK (input) มีความถี่ 50MHz ใช้สำหรับกำหนดจังหวะการทำงานของวงจรทั้งหมด (เป็นการออกแบบวงจรดิจิทัลแบบ Synchronous Design)

- RST_B (input) เป็นอินพุตสำหรับใช้รีเซตแบบ Asynchronous สำหรับการทำงานของวงจรโดยรวม (ทำงานแบบ Active-Low) ซึ่งได้จากวงจรปุ่มกด (Push Button)

- PB[2:0] (input) เป็นอินพุตจากปุ่มกด 3 ปุ่ม ทำงานแบบ Active-low เพื่อใช้ในการเปลี่ยนค่า Duty Cycle โดยเพิ่มทีละ 10 ในช่วง 0 ถึง 100 สำหรับสัญญาณ PWM(2:0) ที่มี 3 ช่องสัญญาณ

- PWM[2:0] (output) เป็นเอาต์พุตสำหรับนำไปควบคุมการทำงานของ RGB LED จำนวน 1 ดวง

วงจรดิจิทัลพฤติกรรมการทำงานเป็นดังนี้

- เมื่อเริ่มต้นหรือกดปุ่มรีเซต RST_B ค่า PWM[2:0] จะเป็นลอจิก 0 ทั้ง 3 ช่องสัญญาณ และมีค่า Duty Cycle สำหรับสัญญาณ PWM[i], i=0,1,2 เป็น 0

- เมื่อกดปุ่มใดๆ PB[i], i=0,1,2, แล้วปล่อยในแต่ละครั้ง จะเพิ่มค่า Duty Cycle ของสัญญาณ PWM สำหรับช่องสัญญาณ i ทีละ 10 แต่ถ้าถึง 100 จะกลับไปเริ่มต้นที 0 ใหม่

- สัญญาณ PWM แต่ละช่อง ต้องมีความถี่เท่ากันและคงที่ และสามารถเลือกใช้ความถี่ได้ในช่วง 500Hz ถึง 1kHz

แนวทางการออกแบบและทดสอบ

- ออกแบบวงจรโดยใช้ภาษา VHDL

- เขียน VHDL Testbench เพื่อทดสอบการทำงาน และจำลองการทำงาน

- ทดสอบการทำงานในบอร์ด FPGA แล้ววัดสัญญาณโดยใช้ออสซิลโลสโคป

- บันทึกผลและเขียนรายงานการทดลอง

แนวทางการออกแบบ

รูปแผนภาพ Finite State Machine ออกแบบวงจรปุ่มกด

รูปแผนภาพ Block Diagram การทำงานของวงจร

โค้ดวงจรดิจิทัลที่ได้จากการออกแบบ

โค้ดวงจรดิจิทัลภาษา VHDL

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
use work.all;

entity rgb_led1 is
 generic (
   pwm_length : integer := 100000
 );
 port (
   clk : in std_logic;
   rst_b : in std_logic;--active low
   pb  : in std_logic_vector(2 downto 0);--active low
   pwm : out std_logic_vector(2 downto 0)
 );
end rgb_led1;

architecture dataflow of rgb_led1 is
 signal pwm_t   : std_logic_vector(2 downto 0) := "000";
 --signal pb_count : integer range 0 to 1000000     := 0;
 --signal pwm_new  : integer range 0 to 100000  := 0;
 signal pwm_count  : integer range 0 to 100000  := 0;
 signal pb_state  : std_logic_vector(2 downto 0)  := "000";
 type pwm_new_array is array (0 to 2) of integer range 0 to 100000;
 signal pwm_new  : pwm_new_array;
 type pb_count_array is array (0 to 2) of integer range 0 to 1000000;
 signal pb_count  : pb_count_array; 
 begin
 
 
 L1 : for i in 0 to 2 generate
  process (clk,rst_b) begin
   if rising_edge(clk) then
    if pb(i) = '0' then
      pb_count(i) <= pb_count(i) + 1;
      if pb_count(i) = 1000 then
       pb_state(i) <= '1';
      end if;
    else
     pb_count(i) <= 0;
     if pb_state(i) = '1' then
      pb_state(i) <= '0';
      -- work
      if pwm_new(i) + 10000 <= pwm_length then
       pwm_new(i) <= pwm_new(i) + 10000;
      else
       pwm_new(i) <= 0;
      end if;
     end if;
    end if;
    
    if pwm_count < pwm_new(i) then
     pwm_t(i) <= '1';
    else
     pwm_t(i) <= '0';
    end if;
   end if;
   if rst_b = '0' then
    pwm_new(i) <= 0;
   end if;
  end process;
 end generate;

process (clk) begin
  if rising_edge(clk) then
   if pwm_count < pwm_length-1 then
    pwm_count <= pwm_count + 1;
   else
    pwm_count <= 0;
   end if;
  end if;
 end process;
 
 pwm <= pwm_t; --when (rst_b='1') else "000";
end dataflow;

โค้ด Testbench ภาษา VHDL

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
use work.all;

entity rgb_led1_tb is
end rgb_led1_tb;

architecture testbench of rgb_led1_tb is
 component rgb_led1
  port (
    clk : in std_logic;
    rst_b : in std_logic;--active low
    pb  : in std_logic_vector(2 downto 0);--active low
    pwm : out std_logic_vector(2 downto 0)
  );
 end component;
 signal t_clk  : std_logic       := '0';
 signal t_rst_b : std_logic       := '1';--active low
 signal t_pb  : std_logic_vector(2 downto 0):= "000";--active low
 signal t_pwm  : std_logic_vector(2 downto 0):= "000";
 signal   count  : integer range 0 to 7    := 0;
 begin
 
  DUT : rgb_led1 port map(
   clk=>t_clk, rst_b=>t_rst_b, pb=>t_pb, pwm=>t_pwm );
  
  process begin
   t_clk <= '1';
   wait for 10 ns;
   t_clk <= '0';
   wait for 10 ns; 
  end process;
  
  process begin
   t_rst_b <= '0';
   wait for 110 us;
   t_rst_b <= '1';
   wait for 110 ms;
  end process;
  
  process begin
   t_pb <= conv_std_logic_vector(count,3);
   if count < 7 then
    count <= count+1;
   else
    count <= 0;
   end if;
   wait for 5 ms;
  end process;
end testbench;

ผลการทดลอง

ผลการสังเคราะห์ VHDL เป็นวงจรในชิปและการใช้ทรัพยากรของบอร์ด FPGA