การทดลองที่ 4 ออกแบบวงจรดิจิทัลสร้างสัญญาณ PWM ควบคุมการทำงานของ 4x4 keypadโดยใช้ภาษา VHDL

การทดลองที่ 4 

ออกแบบวงจรดิจิทัลสร้างสัญญาณ PWM ควบคุมการทำงานของ 4x4 keypadโดยใช้ภาษา  VHDL

รายการอุปกรณ์

1. บอร์ด Altera FPGA (WARRIOR CYCLONE3 DEV) ชิปหมายเลข EP3C10E144C8                        1 บอร์ด

2. สายดาวน์โหลด ByteBlaster II Cable หรือ สายดาวน์โหลดUSB Blaster Cab                                  1 ชุด

3. เครื่องคอมพิวเตอร์                                                                                                                 1 ชุด
4. ออสซิลโลสโคป                                                                                                                      1 เครื่อง
5. Mini 4x4 Matrix Keyboard board                                                                                             1 อัน
6. ตัวต้านทาน 470 โอม                                                                                                              4 ตัว
7. สายไฟ                                                                                                                                   -  เส้น

สามารถศึกษา datasheet Mini 4x4 Matrix Keyboard board     ได้ที่นี่

ซอฟท์แวร์ที่ใช้

• Altera Quartus II 13.1 (64-bit) Web Edition- ModelSim 

• Altera 10.1d (Quartus II 13.1)

วิธีการทดลอง

จงออกแบบวงจรดิจิลัทโดยใช้ภาษา VHDL สำหรับนำไปสร้างเป็นวงจรในชิป FPGA โดยใช้บอร์ดที่มีอยู่ในห้องแล็ป
วงจรดิจิทัลมี I/O ดังนี้

การทดลองที่ 3 ออกแบบวงจรดิจิทัลสร้างสัญญาณ PWM ควบคุมการทำงานของ WS2812 RGB LED โดยใช้ภาษา VHDL (แบ่งเป็น Components) ยังไม่เสร็จ

การทดลองที่ 3 
ออกแบบวงจรดิจิทัลสร้างสัญญาณ PWM ควบคุมการทำงานของ WS2812 RGB LED โดยใช้ภาษา VHDL (แบ่งเป็น Components)

รายการอุปกรณ์

1. บอร์ด Altera FPGA (WARRIOR CYCLONE3 DEV) ชิปหมายเลข EP3C10E144C8      1 บอร์ด

2. สายดาวน์โหลด ByteBlaster II Cable หรือ สายดาวน์โหลดUSB Blaster Cab                 1 ชุด

3. เครื่องคอมพิวเตอร์                                                                                                          1 ชุด
4. ออสซิลโลสโคป                                                                                          1 เครื่อง

5. สายวัด Logic Analyzer                                                                                        1 เส้น

6. WS2812 RGB LED                                                                                              1 ดวง

ศึกษา Data Sheet ของ WS2812 ได้ ที่นี่

ซอฟท์แวร์ที่ใช้

• Altera Quartus II 13.1 (64-bit) Web Edition- ModelSim 
• Altera 10.1d (Quartus II 13.1)

วิธีการทดลอง

จงออกแบบวงจรดิจิลัทโดยใช้ภาษา VHDL สำหรับนำไปสร้างเป็นวงจรในชิป FPGA โดยใช้บอร์ดที่มีอยู่ในห้องแล็ป

วงจรดิจิทัลมี I/O ดังนี้

- CLK (input) มีความถี่ 50MHz ใช้สำหรับกำหนดจังหวะการทำงานของวงจรทั้งหมด (เป็นการออกแบบวงจรดิจิทัลแบบ Synchronous Design)

- RST_B (input) เป็นอินพุตสำหรับใช้รีเซตแบบ Asynchronous สำหรับการทำงานของวงจรโดยรวม (ทำงานแบบ Active-Low) ซึ่งได้จากวงจรปุ่มกด (Push Button)

- PB (input) เป็นอินพุตจากปุ่มกด 1 ปุ่ม ทำงานแบบ Active-low เพื่อใช้ในการเปลี่ยนสีของ WS2812 RGB LED จำนวน 1 ดวง

- DATA (output) เป็นเอาต์พุตสำหรับนำไปควบคุมการทำงานของ WS2812 RGB LED เพียง 1 ดวง ซึ่งเป็นสัญญาณตามข้อกำหนดของชิป WS2812 เพื่อส่งข้อมูลจำนวน 24 บิต

    พฤติกรรมการทำงานเป็นดังนี้

- เมื่อเริ่มต้นหรือกดปุ่มรีเซต (RST_B) จะทำให้ค่าสีเป็น 0x000000 (24 บิต) และส่งออกไปยัง WS2812 RGB LED หนึ่งครั้ง

- เมื่อมีการกดปุ่ม PB แล้วปล่อยในแต่ละครั้ง จะมีการเปลี่ยนค่าสี 24 บิต แล้วส่งออกไปยัง RGB LED ใหม่หนึ่งครั้ง ตามลำดับดังนี้

0x000000 -> 0x0000FF -> 0x00FF00 -> 0xFF0000 แล้ววนซ้ำ

แนวทางการออกแบบและทดสอบ

      นำวงจรเดิม (WS2812 RGB LED) ที่ได้ออกแบบไว้ด้วยภาษา VHDL ในการทดลองที่ 2 มาแก้ไข โดยแบ่งวงจรเดิม (design partitioning) ในระดับ top-level design ให้มีหรือประกอบด้วย component อย่างน้อย 3 ส่วน และออกแบบแต่ละส่วน ให้สามารถนำกลับมาใช้ได้อีก (design for reuse) และเมื่อนำมาร่วมกัน ยังสามารถทำงานได้ตามเดิม อธิบายการทำงานของแต่ละส่วนว่า มีอินเทอร์เฟส (interface) หลักการทำงาน และใช้เพื่อวัตถุประสงค์ในวงจร + การจำลองการทำงาน (Simulation) ของแต่ละส่วนด้วย VHDL Testbench (Unit Testing) และใช้ VHDL testbench เดิมทดสอบระบบรวม (Integration Testing)


แนวทางการออกแบบ
ออกแบบวงจรรวมที่จะประกอบด้วย 3 components ย่อย

ประกอบด้วย
ส่วนที่ 1 : toggle_switch
I/O port : 
รับสัญญาณ clk(std_logic) 50MHz
รับสัญญาณ pb(std_logic) จากวงจรปุ่มกดแบบ Active Low 
ส่งสัญญาณ Q(std_logic) ออกซึ่งหากมีการกดปุ่มจะทำให้สัญญาณ Q เป็น logic HIGH ความยาว 1 clk (จาก clk ขาลงถึง clk ขาลง)
Generic Parameter : 
[push_delay] ค่า delay ระยะเวลาการกดปุ่ม (หน่วย clk)
Note : ในการจำลอง (Simulation) กำหนดค่าเป็น 100 เมื่อนำไปใช้จริงกำหนดค่าเป็น 1000000
หน้าที่ : ใช้ป้องกันสัญญาณที่ไม่เสถียรจากปุ่มกด และส่งสัญญาณให้วงจร shiftregis เพียง 1 clk ต่อการกดปุ่ม 1 ครั้ง (จาก clk ขาลงถึง clk ขาลง)
รูปแผนภาพ Finite State Machine :

โค้ด VHDL การทำงานของวงจร :
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use work.all; entity toggle_switch is generic ( push_delay : integer := 100000 ); port ( clk : in std_logic; pb : in std_logic;--active low Q : out std_logic --generate logic high pulse for 1 clk ); end toggle_switch; architecture dataflow of toggle_switch is signal pb_count : integer range 0 to push_delay := 0; signal pb_state : std_logic := '0'; signal temp_Q : std_logic := '0'; begin process (clk) begin if rising_edge(clk) then temp_Q <= '0'; if pb = '0' then if pb_count = push_delay then pb_state <= '1'; else pb_count <= pb_count + 1; end if; else pb_count <= 0; if pb_state = '1' then pb_state <= '0'; -- work temp_Q <= '1'; end if; end if; end if; end process; Q <= temp_Q; end dataflow;


โค้ด VHDL testbenchของวงจร :
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use work.all; entity toggle_switch_tb is end toggle_switch_tb; architecture testbench of toggle_switch_tb is component toggle_switch port ( clk : in std_logic; pb : in std_logic;--active low Q : out std_logic --generate logic high pulse for 1 clk ); end component; signal t_clk : std_logic :='0'; signal t_pb : std_logic :='1';--active low signal t_Q : std_logic :='0';--generate logic high pulse for 1 clk begin DUT : toggle_switch port map( clk=>t_clk, pb=>t_pb, Q=>t_Q ); process begin t_clk <= '1'; wait for 10 ns; t_clk <= '0'; wait for 10 ns; end process; process begin t_pb <= '0'; wait for 110 ms; t_pb <= '1'; wait for 200 ms; end process; end testbench;

ส่วนที่ 2 : shiftregis
I/O port : 
รับสัญญาณ clk(std_logic) 50MHz
รับสัญญาณ rst_b(std_logic) รีเซตเพื่อรีเซตแบบ Asynchronous
รับสัญญาณ pb(std_logic) จากวงจร toggle_switch
ส่งสัญญาณ start(std_logic) สำหรับบอกว่าจะเริ่มมีการส่งค่า (Active High)
ส่งสัญญาณ data(std_logic) สำหรับบอก index ของสีที่อยู่ใน Array ในวงจร led_pwm_generator
Generic Parameter :
[bit_num] จำนวนบิตของตัวเลข index ที่จะส่งออกไป
[color_num] จำนวนสีใน Array
หน้าที่ : ส่งสัญญาณที่จะเลือก index ของสีที่อยู่ใน Array ในวงจร led_pwm_generator ซึ่งถ้ารับเป็นสัญญาณ pb จะเพิ่ม index ทีละ 1 วนไปเรื่อยๆ และถ้าเป็นสัญญาณ rst_b จะรีเซตไปเป็น 0
รูปแผนภาพ Finite State Machine :

โค้ด VHDL การทำงานของวงจร :
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use ieee.numeric_std.all; use work.all; entity shiftregis is generic( bit_num : integer :=3; color_num :integer :=8 ); port ( clk : in std_logic; rst_b : in std_logic;--active low pb : in std_logic;--active low data : out std_logic; start : out std_logic ); end shiftregis; architecture dataflow of shiftregis is signal maxcolornum : std_logic_vector(0 to bit_num-1) :=conv_std_logic_vector(color_num-1,bit_num); signal pwm_out : std_logic_vector(0 to bit_num-1) := (others => '0'); signal state_rst,state_plus,out_state : std_logic :='0'; signal count_start : integer range 0 to bit_num := 0; signal state,start_pwm,tempdata : std_logic :='0'; signal out_delay : integer :=0; begin process(CLK,rst_b) begin if(falling_edge(CLK)) then if pb = '1' then state<='1'; state_plus<='1'; end if; if state='1' and pb='0' then if state_plus='1' then state_plus<='0'; pwm_out <= pwm_out + 1; out_state <='1'; state <='0'; end if; end if; if out_delay=2 and count_start < bit_num then out_state <= '0'; start_pwm <='1'; tempdata <= pwm_out(count_start); count_start<=count_start+1; else count_start<=0; start_pwm<='0'; tempdata<='0'; if out_state ='1' then out_delay <= out_delay+1; else out_delay <= 0; end if; end if; end if; if rst_b ='0' then pwm_out <= (others => '0'); out_delay<=2; end if; end process; start<=start_pwm; data<=tempdata; end dataflow;  


โค้ด VHDL testbenchของวงจร :
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use work.all; entity shiftregis_tb is generic( bit_num : integer :=3; color_num :integer :=8 ); end shiftregis_tb; architecture testbench of shiftregis_tb is component shiftregis generic( bit_num : integer :=3; color_num :integer :=8 ); port ( clk : in std_logic; rst_b : in std_logic;--active low pb : in std_logic;--active low start : out std_logic; data : out std_logic ); end component; signal t_clk : std_logic := '0'; signal t_rst_b : std_logic := '1';--active low signal t_pb : std_logic := '0';--active low signal t_start : std_logic := '0'; signal t_data : std_logic :='0'; begin DUT : shiftregis port map( clk=>t_clk, rst_b=>t_rst_b, pb=>t_pb, data=>t_data, start=>t_start); process begin t_clk <= '1'; wait for 10 ns; t_clk <= '0'; wait for 10 ns; end process; process begin t_rst_b <= '0'; wait for 1 ms; t_rst_b <= '1'; wait for 60 ms; end process; process begin t_pb <= '0'; wait for 4 ms; t_pb <= '1'; wait for 1 ms; end process; end testbench; 


ส่วนที่ 3 : led_pwm_generator
I/O port :
รับสัญญาณ clk(std_logic) 50MHz
รับสัญญาณ rst_b(std_logic) รีเซตเพื่อรีเซตแบบ Asynchronous
รับสัญญาณ start(std_logic) สำหรับบอกว่าเริ่มมีการอ่านค่าได้
รับสัญญาณ data(std_logic) สำหรับบอก index ของสีที่อยู่ใน Array
ส่งสัญญาณ pwm(std_logic) สำหรับควบคุมวงจร RGB LED WS2812
Generic Parameter :
[led_number] จำนวนหลอด RGB LED
[data_bit] ความยาวของ data ที่รับเข้ามา (หน่วย บิต)
[color_num] จำนวนสีใน array
[pwmcycle] จำนวนลูกคลื่นสัญญาณที่ใช้ควบคุม WS2812 ต่อ 1 สี ต่อ 1 ดวง
[T0H] ความกว้าง pulse ช่วง high ของลอจิก '0' (หน่วย clk)
[T1H] ความกว้าง pulse ช่วง high ของลอจิก '1' (หน่วย clk)
[bit_width] ความยาว 1 ลูกคลื่นสัญญาณ (หน่วย clk)
[reset_width] ความยาวช่วงรีเซตของสัญญาณควบคุม WS2812 (หน่วย clk)
หน้าที่ : รับค่า index ของสีเข้ามาและสร้างสัญญาณควบคุม WS2812 ตามสีนั้น หากมี WS2812 ต่อกันหลายดวงสีจะเลื่อนไปเรื่อยๆ (สีของดวงที่ n จะเป็นสีของดวงที่ n+1 ในการกดปุ่มครั้งต่อไป)
รูปแผนภาพ Finite State Machine :

โค้ด VHDL การทำงานของวงจร :
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use work.all; entity led_pwm_generator is generic ( led_number: integer := 1; data_bit : integer := 3; -- 4 color use 2 bit color_num : integer := 8; bit_width : integer := 63; --63 clk T0H : integer := 20; --20 clk when code 0 T1H : integer := 40; --40 clk when code 1 pwmcycle : integer := 24; -- number of bit in 1 color reset_width : integer := 2500 ); port( clk : in std_logic; start : in std_logic; data : in std_logic; pwm_out : out std_logic ); end entity; architecture dataflow of led_pwm_generator is type led_row is array(0 to led_number-1) of std_logic_vector (23 downto 0); signal led : led_row :=(others =>x"000000"); signal data_count : integer range 0 to color_num-1 := 0; signal reg1,reg2 : std_logic_vector (data_bit-1 downto 0) := (others => '0'); signal read_state : std_logic := '0'; signal out_tmp : std_logic := '0'; signal pwmcycle_count : integer range 0 to pwmcycle := 0; signal bit_count : integer range 0 to bit_width-1 := 0; signal reset_count : integer range 0 to reset_width-1 := 0; type color_table is array(0 to color_num-1) of std_logic_vector (23 downto 0); constant color : color_table :=(0=>x"000000", 1=>x"0000FF", 2=>x"00FF00" ,3 =>x"FF0000" ,4=>x"00FFFF", 5=>x"FFFF00", 6=>x"FF00FF" ,7 =>x"FFFFFF"); signal next_color : std_logic_vector (23 downto 0) := color(0); signal read_color : std_logic_vector (23 downto 0) := color(0); signal out_color : std_logic_vector (23 downto 0) := color(0); signal color_index : integer range 0 to color_num-1 := 0; --constant T0H : integer := 20; --20 clk when code 0 --constant T1H : integer := 40; --40 clk when code 1 signal TH : integer range 0 to bit_width := T0H; type state_type is (S0,S1,S2,S3); signal state : state_type := S0; begin process (clk) -- read color number in begin if rising_edge(clk) then if start = '1' then reg1 <= reg1(data_bit-2 downto 0) & data; read_state <= '1'; end if; if start = '0' and read_state = '1' then color_index <= conv_integer(reg1); read_state <= '0'; end if; end if; end process; process (clk) variable i,j : integer; begin if rising_edge(clk) then case state is when s0 => --read read_color <= color(color_index); if read_color /= led(0) then i := led_number-1; while i > 0 loop led(i) <= led(i-1); i := i-1; end loop; led(0)<= read_color; end if; pwmcycle_count <= pwmcycle; bit_count <= 0; reset_count <= 0; j := 0; i := led_number-1; state <= s1; when s1 => --loop if j < led_number then out_color <= led(j); if pwmcycle_count > 0 then if out_color(pwmcycle_count-1)='0' then TH <= T0H ; else TH <= T1H ; end if; if bit_count < TH then out_tmp <= '1'; else out_tmp <= '0'; end if; if bit_count < bit_width-1 then bit_count <= bit_count + 1; else pwmcycle_count <= pwmcycle_count-1; bit_count <= 0; end if; else pwmcycle_count <= pwmcycle; j := j+1; end if; else state <= s2; end if; when s2 => --reset if reset_count < reset_width-1 then reset_count <= reset_count + 1; else reset_count <= 0; state <= s0; end if; when others => state <= s0; end case; end if; end process; pwm_out <= out_tmp; end dataflow; 


โค้ด VHDL testbenchของวงจร :
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use work.all; entity led_pwm_generator_tb is end led_pwm_generator_tb; architecture testbench of led_pwm_generator_tb is component led_pwm_generator port ( clk : in std_logic; start : in std_logic; data : in std_logic; pwm_out : out std_logic ); end component; signal t_clk : std_logic := '0'; signal t_start : std_logic := '0'; signal t_data : std_logic := '0'; signal t_pwm_out: std_logic := '0'; begin DUT : led_pwm_generator port map( clk=>t_clk, start=>t_start, data=>t_data, pwm_out=>t_pwm_out ); process begin t_clk <= '1'; wait for 10 ns; t_clk <= '0'; wait for 10 ns; end process; process begin t_start <= '0'; t_data <= '0'; wait for 110 ns; t_start <= '1'; t_data <= '0'; -- color num = 0 wait for 40 ns; t_start <= '0'; t_data <= '0'; wait for 1000000 ns; t_start <= '1'; t_data <= '0'; -- color num = 1 wait for 20 ns; t_data <= '1'; wait for 20 ns; t_start <= '0'; t_data <= '0'; wait for 1000000 ns; t_start <= '1'; t_data <= '1'; -- color num = 2 wait for 20 ns; t_data <= '0'; wait for 20 ns; t_start <= '0'; t_data <= '0'; wait for 1000000 ns; t_start <= '1'; t_data <= '1'; -- color num = 3 wait for 40 ns; t_start <= '0'; t_data <= '0'; wait for 1000010 ns; end process; end testbench; 


โค้ด VHDL การทำงานของวงจรรวม 
(จากการแปลง schematic file เป็น vhdl file ด้วยโปรแกรม Quartus II)
-- PROGRAM "Quartus II 64-Bit" -- VERSION "Version 13.1.0 Build 162 10/23/2013 SJ Web Edition" -- CREATED "Tue Feb 17 11:59:50 2015" LIBRARY ieee; USE ieee.std_logic_1164.all; LIBRARY work; ENTITY rgb_led_component IS GENERIC ( data_bit_number : integer := 3; color_number : integer := 8; led_number : integer := 1 ); PORT ( clk : IN STD_LOGIC; pb : IN STD_LOGIC; rst_b : IN STD_LOGIC; pwm : OUT STD_LOGIC ); END rgb_led_component; ARCHITECTURE bdf_type OF rgb_led_component IS COMPONENT toggle_switch GENERIC (push_delay : INTEGER ); PORT(clk : IN STD_LOGIC; pb : IN STD_LOGIC; Q : OUT STD_LOGIC ); END COMPONENT; COMPONENT shiftregis GENERIC (bit_num : INTEGER; color_num : INTEGER ); PORT(clk : IN STD_LOGIC; rst_b : IN STD_LOGIC; pb : IN STD_LOGIC; data : OUT STD_LOGIC; start : OUT STD_LOGIC ); END COMPONENT; COMPONENT led_pwm_generator GENERIC (bit_width : INTEGER; color_num : INTEGER; data_bit : INTEGER; led_number : INTEGER; pwmcycle : INTEGER; reset_width : INTEGER; T0H : INTEGER; T1H : INTEGER ); PORT(clk : IN STD_LOGIC; start : IN STD_LOGIC; data : IN STD_LOGIC; pwm_out : OUT STD_LOGIC ); END COMPONENT; SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC; SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC; SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC; BEGIN b2v_compA : toggle_switch GENERIC MAP(push_delay => 100 ) PORT MAP(clk => clk, pb => pb, Q => SYNTHESIZED_WIRE_0); b2v_compB : shiftregis GENERIC MAP(bit_num => data_bit_number, color_num => color_number ) PORT MAP(clk => clk, rst_b => rst_b, pb => SYNTHESIZED_WIRE_0, data => SYNTHESIZED_WIRE_2, start => SYNTHESIZED_WIRE_1); b2v_compC : led_pwm_generator GENERIC MAP(bit_width => 63, color_num => color_number, data_bit => data_bit_number, led_number => led_number, pwmcycle => 24, reset_width => 2500, T0H => 20, T1H => 40 ) PORT MAP(clk => clk, start => SYNTHESIZED_WIRE_1, data => SYNTHESIZED_WIRE_2, pwm_out => pwm); END bdf_type; 


โค้ด VHDL testbench ของวงจรรวม
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use work.all; entity rgb_led_component_tb is end rgb_led_component_tb; architecture testbench of rgb_led_component_tb is component rgb_led_component port ( clk : in std_logic; rst_b : in std_logic;--active low pb : in std_logic;--active low pwm : out std_logic --generate logic high pulse for 1 clk ); end component; signal t_clk : std_logic :='0'; signal t_rst_b : std_logic :='1';--active low signal t_pb : std_logic :='1';--active low signal t_pwm : std_logic :='0';--generate logic high pulse for 1 clk begin DUT : rgb_led_component port map( clk=>t_clk, rst_b=>t_rst_b, pb=>t_pb, pwm=>t_pwm); process begin t_clk <= '1'; wait for 10 ns; t_clk <= '0'; wait for 10 ns; end process; process begin t_pb <= '0'; wait for 10 ms; t_pb <= '1'; wait for 20 ms; end process; process begin t_rst_b <= '1'; wait for 40 ms; t_rst_b <= '0'; wait for 10 ms; end process; end testbench; 

ผลการทดลอง
ผลการทดลองวงจรย่อย (Unit Test)
วงจร toggle_switch
ผลการสังเคราะห์โค้ด VHDL เป็นวงจรในชิปและการใช้ทรัพยากรของบอร์ด FPGA

ผลการจำลองการทำงานด้วย ModelSim

วงจร shiftreg
ผลการสังเคราะห์โค้ด VHDL เป็นวงจรในชิปและการใช้ทรัพยากรของบอร์ด FPGA

ผลการจำลองการทำงานด้วย ModelSim
ส่งข้อมูลขนาด 2 bits

กำหนด    data_bit_number : integer := 2;

color_number     : integer := 4;

data = 0 ("00")

data = 1 ("01")

data = 2 ("10")

data = 3 ("11")

ส่งข้อมูลขนาด 3 bits

กำหนด    data_bit_number : integer := 3;

color_number     : integer := 8;

 data = 0 ("000")

data = 1 ("001")

data = 2 ("010")

data = 3 ("011")

data = 4 ("100")

data = 5 ("101")

data = 6 ("110")

data = 7 ("111")

วงจร led_pwm_generator
ผลการสังเคราะห์โค้ด VHDL เป็นวงจรในชิปและการใช้ทรัพยากรของบอร์ด FPGA

ผลการจำลองการทำงานด้วย ModelSim

วิธีการอ่าน data

สัญญาณควบคุม WS2812 1 ดวง

สัญญาณ x"000000" (ไม่สว่าง)

สัญญาณ x"0000FF" (สีน้ำเงิน)

สัญญาณ x"00FF00" (สีแดง)

สัญญาณ x"FF0000" (สีเขียว)

สัญญาณควบคุม WS2812 2 ดวง

สัญญาณ x"000000 000000" (ดวงแรกไม่สว่าง ดวงหลังไม่สว่าง)

สัญญาณ x"0000FF 000000" (ดวงแรกสีน้ำเงิน ดวงหลังไม่สว่าง)

สัญญาณ x"00FF00 0000FF" (ดวงแรกสีแดง ดวงหลังสีน้ำเงิน)

สัญญาณ x"FF0000 00FF00" (ดวงแรกสีเขียว ดวงหลังสีแดง)

สัญญาณ x"000000 FF0000" (ดวงแรกไม่สว่าง ดวงหลังสีเขียว)

ผลการทดลองวงจรรวม
ภาพวงจรแบบ RTL View

ผลการสังเคราะห์โค้ด VHDL เป็นวงจรในชิปและการใช้ทรัพยากรของบอร์ด FPGA

ภาพวงจรที่จะใช้ในการจำลองสัญญาณ

Note : ในการจำลอง (Simulation) กำหนดค่าเป็น 100 เมื่อนำไปใช้จริงกำหนดค่าเป็น 1000000

ผลการจำลองการทำงานด้วย ModelSim
ส่งข้อมูล 2 bits (4 สี)

กดปุ่ม pb แล้วออกเป็นไม่สว่าง

กดปุ่ม pb แล้วออกเป็นสีน้ำเงิน

กดปุ่ม pb แล้วออกเป็นสีแดง

กดปุ่ม pb แล้วออกเป็นสีเขียว

กดปุ่ม rst_b

ส่งข้อมูล 3 bit (8 สี)

ส่งข้อมูล 2 bits (4 สี) สำหรับ LED 2 ดวง

สัญญาณ x"000000 000000" (ดวงแรกไม่สว่าง ดวงหลังไม่สว่าง)

สัญญาณ x"0000FF 000000" (ดวงแรกสีน้ำเงิน ดวงหลังไม่สว่าง)

สัญญาณ x"00FF00 0000FF" (ดวงแรกสีแดง ดวงหลังสีน้ำเงิน)

สัญญาณ x"FF0000 00FF00" (ดวงแรกสีเขียว ดวงหลังสีแดง)

สัญญาณ x"000000 FF0000" (ดวงแรกไม่สว่าง ดวงหลังสีเขียว)

ผลการทดลองบนบอร์ด FPGA Altera Cyclone III
การกำหนด pin

ผลการทดลองจากเครื่องออสซิลโลสโคป

ภาพโดยรวมการทดลองโดยแสดงสัญญาณผ่านเครื่องออสซิลโลสโคป

    ส่งสัญญาณไฟ 1 ดวง 24 bit (RGB) แต่ละสีมีความยาวสีละ 8 bit  ทดลองแสดงค่าสีตามลำดับ [ไม่มีไฟ,B,R,G]

สัญญาณเริ่มต้นจากบอร์ด FPGA เมื่อยังไม่ได้กดปุ่ม

สัญญาณ x"000000" (ไม่สว่าง)

 เมื่อกดปุ่มครั้งแรก จะได้สัญญาณ  x"0000FF" (ไฟสีน้ำเงิน)

 เมื่อกดปุ่มครั้งที่ 2 จะได้สัญญาณ  x"00FF00" (ไฟสีแดง)

 เมื่อกดปุ่มครั้งที่ 3 จะได้สัญญาณ  x"FF0000" (ไฟสีเขียว)

 เมื่อกดปุ่มครั้งที่ 4 (กลับมาที่สัญญาณเริ่มต้น) จะได้สัญญาณ  x"000000" (ไม่สว่าง)

เมื่อทำการกดปุ่ม Reset จะได้สัญญาณเริ่มต้น สัญญาณ  x"000000" (ไม่สว่าง)

   ส่งสัญญาณไฟ 2 ดวง

สัญญาณเริ่มต้นจากบอร์ด FPGA เมื่อยังไม่ได้กดปุ่ม

สัญญาณ x"000000 000000" (ดวงแรกไม่สว่าง ดวงหลังไม่สว่าง)

 เมื่อกดปุ่มครั้งแรก จะได้สัญญาณ x"0000FF 000000" (ดวงแรกสีน้ำเงิน ดวงหลังไม่สว่าง)

เมื่อกดปุ่มครั้งที่ 2 จะได้สัญญาณ x"00FF00 0000FF" (ดวงแรกสีแดง ดวงหลังสีน้ำเงิน) 

 เมื่อกดปุ่มครั้งที่ 3 จะได้สัญญาณ x"FF0000 00FF00" (ดวงแรกสีเขียว ดวงหลังสีแดง) 

 เมื่อกดปุ่มครั้งที่ 4 จะได้สัญญาณ x"000000 FF0000" (ดวงแรกไม่สว่าง ดวงหลังสีเขียว) 

 เมื่อกดปุ่มครั้งที่ 5 (กลับมาที่กดปุ่มครั้งแรก) 

จะได้สัญญาณ x"0000FF 000000" (ดวงแรกสีน้ำเงิน ดวงหลังไม่สว่าง)

เมื่อกดปุ่ม Reset จะได้สัญญาณ x"000000 000000" (ดวงแรกไม่สว่าง ดวงหลังไม่สว่าง)

ผลการทดลองเมื่อนำไปต่อวงจรจริง

 ภาพรวมของวงจร โดยใช้ WS2812 RGB LED  2 ดวง

ภาพรวมของวงจร โดยใช้ WS2812 RGB LED  2 ดวง

    วีดีโอ ผลการทดลอง

เมื่อกดปุ่มจะแสดงสี(4 แบบ) ตามลำดับคือ สีน้ำเงิน , สีแดง , สีเขียว , ไม่สว่าง 

ทดลองเปลี่ยนสีเมื่อกดปุ่มโดยจะเพิ่มสีที่แสดงเข้าไปและแก้ไขค่าสี

ทดลองเปลี่ยนสีเมื่อกดปุ่มโดยแก้ไขค่าสี