:: High-Level Design for Digital Systems ::

วันจันทร์ที่ 2 กุมภาพันธ์ พ.ศ. 2558

การทดลองที่ 2 ออกแบบวงจรดิจิทัลสร้างสัญญาณ PWM ควบคุมการทำงานของ WS2812 RGB LED โดยใช้ภาษา VHDL

การทดลองที่ 2
ออกแบบวงจรดิจิทัลสร้างสัญญาณ PWM ควบคุมการทำงานของ WS2812 RGB LED โดยใช้ภาษา VHDL

รายการอุปกรณ์

1. บอร์ด Altera FPGA (WARRIOR CYCLONE3 DEV) ชิปหมายเลข EP3C10E144C8 1 บอร์ด

2. สายดาวน์โหลด ByteBlaster II Cable หรือ สายดาวน์โหลดUSB Blaster Cab 1 ชุด

3. เครื่องคอมพิวเตอร์ 1 ชุด

4. ออสซิลโลสโคป 1 เครื่อง

5. สายวัด Logic Analyzer 1 เส้น

6. WS2812 RGB LED 1 ดวง

ศึกษา Data Sheet ของ WS2812 ได้ ที่นี่

วิธีการทดลอง

จงออกแบบวงจรดิจิลัทโดยใช้ภาษา VHDL สำหรับนำไปสร้างเป็นวงจรในชิป FPGA โดยใช้บอร์ดที่มีอยู่ในห้องแล็ป

วงจรดิจิทัลมี I/O ดังนี้

- CLK (input) มีความถี่ 50MHz ใช้สำหรับกำหนดจังหวะการทำงานของวงจรทั้งหมด (เป็นการออกแบบวงจรดิจิทัลแบบ Synchronous Design)

- RST_B (input) เป็นอินพุตสำหรับใช้รีเซตแบบ Asynchronous สำหรับการทำงานของวงจรโดยรวม (ทำงานแบบ Active-Low) ซึ่งได้จากวงจรปุ่มกด (Push Button)

- PB (input) เป็นอินพุตจากปุ่มกด 1 ปุ่ม ทำงานแบบ Active-low เพื่อใช้ในการเปลี่ยนสีของ WS2812 RGB LED จำนวน 1 ดวง

- DATA (output) เป็นเอาต์พุตสำหรับนำไปควบคุมการทำงานของ WS2812 RGB LED เพียง 1 ดวง ซึ่งเป็นสัญญาณตามข้อกำหนดของชิป WS2812 เพื่อส่งข้อมูลจำนวน 24 บิต

พฤติกรรมการทำงานเป็นดังนี้

- เมื่อเริ่มต้นหรือกดปุ่มรีเซต (RST_B) จะทำให้ค่าสีเป็น 0x000000 (24 บิต) และส่งออกไปยัง WS2812 RGB LED หนึ่งครั้ง

- เมื่อมีการกดปุ่ม PB แล้วปล่อยในแต่ละครั้ง จะมีการเปลี่ยนค่าสี 24 บิต แล้วส่งออกไปยัง RGB LED ใหม่หนึ่งครั้ง ตามลำดับดังนี้

0x000000 -> 0x0000FF -> 0x00FF00 -> 0xFF0000 แล้ววนซ้ำ

แนวทางการออกแบบและทดสอบ

- ออกแบบวงจรโดยใช้ภาษา VHDL

- เขียน VHDL Testbench เพื่อทดสอบการทำงาน และจำลองการทำงาน

- ทดสอบการทำงานในบอร์ด FPGA แล้ววัดสัญญาณโดยใช้ออสซิลโลสโคป(ยังไม่ต้องต่อวงจร RGB LED จริง)

- ทดสอบการทำงานในบอร์ด FPGA แล้ววัดสัญญาณโดยต่อวงจร RGB LED จริง

แนวทางการออกแบบ

รูปแผนภาพ Finite State Machine ออกแบบวงจรปุ่มกด

รูปแผนภาพ Finite State Machine ออกแบบวงจรสร้างสัญญาณ PWM

รูปแผนภาพ Block Diagram การทำงานของวงจร

โค้ดวงจรดิจิทัลที่ได้จากการออกแบบ

โค้ดวงจรดิจิทัลภาษา VHDL

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
use work.all;

entity rgb_led2 is
 generic (
   color_num : integer := 4;
   datacycle : integer := 24;
   bit_width : integer := 63; --63 clk 
   reset_width : integer := 2500
 );
 port (
   clk : in std_logic;
   rst_b : in std_logic;--active low
   pb  : in std_logic;--active low
   data  : out std_logic
 );
end rgb_led2;

architecture dataflow of rgb_led2 is
 signal data_tmp    : std_logic        := '0';
 signal pb_count     : integer range 0 to 1000000    := 0;
 signal pb_state    : std_logic        := '0';
 signal datacycle_count  : integer range 0 to datacycle := 0;
 signal bit_count   : integer range 0 to bit_width-1 := 0;
 signal reset_count  : integer range 0 to reset_width-1 := 0;
 type color_table is array(0 to color_num-1) of std_logic_vector (23 downto 0);
 constant color    : color_table        :=(0=>x"000000", 1=>x"0000FF", 2=>x"00FF00" ,3 =>x"FF0000");
 signal next_color   : std_logic_vector (23 downto 0) := color(0);
 signal read_color   : std_logic_vector (23 downto 0) := color(0);
 signal color_index  : integer range 0 to color_num-1 := 0;
 constant T0H    : integer         := 20; --20 clk when code 0
 constant T1H    : integer        := 40; --40 clk when code 1
 signal TH     : integer range 0 to bit_width := T0H;
 type state_type is (S0,S1,S2,S3);
 signal state            : state_type                     := S0;
 begin

process (clk,rst_b) begin --toggle button
   if rising_edge(clk) then
    if pb = '0' then
      if pb_count = 1000000 then
       pb_state <= '1';
      else
       pb_count <= pb_count + 1;
      end if;
    else
     pb_count <= 0;
     if pb_state = '1' then
      pb_state <= '0';
      -- work
      if color_index < color_num -1 then
       color_index <= color_index +1;
      else
         color_index <= 0;
      end if;
      next_color <= color(color_index);
     end if;
    end if;
   end if;
   if rst_b = '0' then
    next_color <= color(0);
    color_index <= 0;
   end if;
 end process;
 
 process (clk) begin
  if rising_edge(clk) then
   case state is
    when s0 => --read 
     read_color <= next_color;
     datacycle_count <= datacycle;
     bit_count <= 0;
     reset_count <= 0;
     state <= s1;
     
    when s1 => --loop 
     if datacycle_count > 0 then 
      if read_color(datacycle_count-1)='0' then
       TH <= T0H ;
      else
       TH <= T1H ;
      end if;
      
      if bit_count < TH then 
       data_tmp <= '1';
      else
       data_tmp <= '0';
      end if;
      
      if bit_count < bit_width-1 then
       bit_count <= bit_count + 1;
      else
       datacycle_count <= datacycle_count-1;
       bit_count <= 0;
      end if;
     else
      datacycle_count <= datacycle;
      state <= s2;
     end if;
     
    when s2 => --reset
     if reset_count < reset_width-1 then
      reset_count <= reset_count + 1;
     else
      reset_count <= 0;
      state <= s0;
     end if;
     
    when others =>
     state <= s0;
   end case;
  end if;
 end process;
 
 data <= data_tmp;
end dataflow;

โค้ด Testbench ภาษา VHDL

ผลการทดลอง

ผลการสังเคราะห์VHDL เป็นวงจรในชิปและการใช้ทรัพยากรของบอร์ด FPGA

ผลการจำลองการทำงานด้วย Modelsim

ลักษณะสัญญาณลอจิก 0

ลักษณะสัญญาณลอจิก 1

ลักษณะสัญญาณ x“000000”

ลักษณะสัญญาณ x“0000FF”

ลักษณะสัญญาณ x“00FF00”

ลักษณะสัญญาณ x“FF0000”

การเปลี่ยนแปลงลักษณะสัญญาณเมื่อกดปุ่ม PB

การเปลี่ยนแปลงลักษณะสัญญาณเมื่อกดปุ่ม RST_B

หมายเหตุ – ในการจำลองใช้ค่าการหน่วงปุ่มกด PB เท่ากับ 1,000

ผลการทำงานบนบอร์ด FPGA
ภาพโดยรวมของวงจร

เมื่อยังไม่ทำการกดปุ่มหรือกดปุ่มรีเซต LED จะไม่ติด

สัญญาณที่วัดได้จาก Function Generator เป็นสัญญาณ x“000000”

เมื่อกดปุ่ม PB ครั้งแรก LED จะติดเป็นสีน้ำเงิน

สัญญาณที่วัดได้จาก Function Generator เป็นสัญญาณ x“0000FF”

เมื่อกดปุ่ม PB ครั้งแรก LED จะติดเป็นสีแดง

สัญญาณที่วัดได้จาก Function Generator เป็นสัญญาณ x“00FF00”

เมื่อกดปุ่ม PB ครั้งแรก LED จะติดเป็นสีเขียว

สัญญาณที่วัดได้จาก Function Generator เป็นสัญญาณ x“FF0000”

วิดีโอผลการทดลอง

ทดลองเปลี่ยนอินพุตจากวงจรปุ่มกดเป็นสัญญาณจาก Function Generator

ภาพวงจรโดยรวม

วิดีโอผลการทดลอง

การทดลองที่ 1 ออกแบบวงจรดิจิทัลสร้างสัญญาณ PWM ควบคุมการทำงานของ RGB LED โดยใช้ภาษา VHDL

การทดลองที่ 1
ออกแบบวงจรดิจิทัลสร้างสัญญาณ PWM ควบคุมการทำงานของ RGB LED โดยใช้ภาษา VHDL

รายการอุปกรณ์

1. บอร์ด Altera FPGA (WARRIOR CYCLONE3 DEV) ชิปหมายเลข EP3C10E144C8 1 บอร์ด

2. สายดาวน์โหลด ByteBlaster II Cable หรือ สายดาวน์โหลดUSB Blaster Cable 1 ชุด

3. เครื่องคอมพิวเตอร์ 1 ชุด

4. ออสซิลโลสโคป 1 เครื่อง

5. สายวัด Logic Analyzer 1 เส้น

วิธีการทดลอง

ออกแบบวงจรดิจิลัทโดยใช้ภาษา VHDL สำหรับนำไปสร้างเป็นวงจรในชิป FPGA โดยวงจรดิจิทัลมี I/O ดังนี้

- PB[2:0] (input) เป็นอินพุตจากปุ่มกด 3 ปุ่ม ทำงานแบบ Active-low เพื่อใช้ในการเปลี่ยนค่า Duty Cycle โดยเพิ่มทีละ 10 ในช่วง 0 ถึง 100 สำหรับสัญญาณ PWM(2:0) ที่มี 3 ช่องสัญญาณ

- PWM[2:0] (output) เป็นเอาต์พุตสำหรับนำไปควบคุมการทำงานของ RGB LED จำนวน 1 ดวง

วงจรดิจิทัลพฤติกรรมการทำงานเป็นดังนี้

- เมื่อเริ่มต้นหรือกดปุ่มรีเซต RST_B ค่า PWM[2:0] จะเป็นลอจิก 0 ทั้ง 3 ช่องสัญญาณ และมีค่า Duty Cycle สำหรับสัญญาณ PWM[i], i=0,1,2 เป็น 0

- เมื่อกดปุ่มใดๆ PB[i], i=0,1,2, แล้วปล่อยในแต่ละครั้ง จะเพิ่มค่า Duty Cycle ของสัญญาณ PWM สำหรับช่องสัญญาณ i ทีละ 10 แต่ถ้าถึง 100 จะกลับไปเริ่มต้นที 0 ใหม่

- สัญญาณ PWM แต่ละช่อง ต้องมีความถี่เท่ากันและคงที่ และสามารถเลือกใช้ความถี่ได้ในช่วง 500Hz ถึง 1kHz

แนวทางการออกแบบและทดสอบ

- ออกแบบวงจรโดยใช้ภาษา VHDL

- เขียน VHDL Testbench เพื่อทดสอบการทำงาน และจำลองการทำงาน

- ทดสอบการทำงานในบอร์ด FPGA แล้ววัดสัญญาณโดยใช้ออสซิลโลสโคป

- บันทึกผลและเขียนรายงานการทดลอง

แนวทางการออกแบบ

รูปแผนภาพ Finite State Machine ออกแบบวงจรปุ่มกด

รูปแผนภาพ Block Diagram การทำงานของวงจร

โค้ดวงจรดิจิทัลที่ได้จากการออกแบบ

โค้ดวงจรดิจิทัลภาษา VHDL

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
use work.all;

entity rgb_led1 is
 generic (
   pwm_length : integer := 100000
 );
 port (
   clk : in std_logic;
   rst_b : in std_logic;--active low
   pb  : in std_logic_vector(2 downto 0);--active low
   pwm : out std_logic_vector(2 downto 0)
 );
end rgb_led1;

architecture dataflow of rgb_led1 is
 signal pwm_t   : std_logic_vector(2 downto 0) := "000";
 --signal pb_count : integer range 0 to 1000000     := 0;
 --signal pwm_new  : integer range 0 to 100000  := 0;
 signal pwm_count  : integer range 0 to 100000  := 0;
 signal pb_state  : std_logic_vector(2 downto 0)  := "000";
 type pwm_new_array is array (0 to 2) of integer range 0 to 100000;
 signal pwm_new  : pwm_new_array;
 type pb_count_array is array (0 to 2) of integer range 0 to 1000000;
 signal pb_count  : pb_count_array; 
 begin
 
 
 L1 : for i in 0 to 2 generate
  process (clk,rst_b) begin
   if rising_edge(clk) then
    if pb(i) = '0' then
      pb_count(i) <= pb_count(i) + 1;
      if pb_count(i) = 1000 then
       pb_state(i) <= '1';
      end if;
    else
     pb_count(i) <= 0;
     if pb_state(i) = '1' then
      pb_state(i) <= '0';
      -- work
      if pwm_new(i) + 10000 <= pwm_length then
       pwm_new(i) <= pwm_new(i) + 10000;
      else
       pwm_new(i) <= 0;
      end if;
     end if;
    end if;
    
    if pwm_count < pwm_new(i) then
     pwm_t(i) <= '1';
    else
     pwm_t(i) <= '0';
    end if;
   end if;
   if rst_b = '0' then
    pwm_new(i) <= 0;
   end if;
  end process;
 end generate;

process (clk) begin
  if rising_edge(clk) then
   if pwm_count < pwm_length-1 then
    pwm_count <= pwm_count + 1;
   else
    pwm_count <= 0;
   end if;
  end if;
 end process;
 
 pwm <= pwm_t; --when (rst_b='1') else "000";
end dataflow;

โค้ด Testbench ภาษา VHDL

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
use work.all;

entity rgb_led1_tb is
end rgb_led1_tb;

architecture testbench of rgb_led1_tb is
 component rgb_led1
  port (
    clk : in std_logic;
    rst_b : in std_logic;--active low
    pb  : in std_logic_vector(2 downto 0);--active low
    pwm : out std_logic_vector(2 downto 0)
  );
 end component;
 signal t_clk  : std_logic       := '0';
 signal t_rst_b : std_logic       := '1';--active low
 signal t_pb  : std_logic_vector(2 downto 0):= "000";--active low
 signal t_pwm  : std_logic_vector(2 downto 0):= "000";
 signal   count  : integer range 0 to 7    := 0;
 begin
 
  DUT : rgb_led1 port map(
   clk=>t_clk, rst_b=>t_rst_b, pb=>t_pb, pwm=>t_pwm );
  
  process begin
   t_clk <= '1';
   wait for 10 ns;
   t_clk <= '0';
   wait for 10 ns; 
  end process;
  
  process begin
   t_rst_b <= '0';
   wait for 110 us;
   t_rst_b <= '1';
   wait for 110 ms;
  end process;
  
  process begin
   t_pb <= conv_std_logic_vector(count,3);
   if count < 7 then
    count <= count+1;
   else
    count <= 0;
   end if;
   wait for 5 ms;
  end process;
end testbench;

ผลการทดลอง

ผลการสังเคราะห์ VHDL เป็นวงจรในชิปและการใช้ทรัพยากรของบอร์ด FPGA